Сумматор и полусумматор

Арифметико-логическое устройство процессора (АЛУ) обязательно содержит в своем составе такие элементы как сумматоры. Эти схемы позволяют складывать двоичные числа.

Как происходит сложение? Допустим, требуется сложить двоичные числа 1001 и 0011. Сначала складываем младшие разряды (последние цифры): 1+1=10. Т.е. в младшем разряде будет 0, а единица – это перенос в старший разряд. Далее: 0 + 1 + 1(от переноса) = 10, т.е. в данном разряде снова запишется 0, а единица уйдет в старший разряд. На третьем шаге: 0 + 0 + 1(от переноса) = 1. В итоге сумма равна 1100.

Полусумматор

Теперь не будем обращать внимание на перенос из предыдущего разряда и рассмотрим только, как формируется сумма текущего разряда. Если были даны две единицы или два нуля, то сумма текущего разряда равна 0. Если одно из двух слагаемых равно единице, то сумма равна единице. Получить такие результаты можно при использовании вентиля ИСКЛЮЧАЮЩЕГО ИЛИ.

Перенос единицы в следующий разряд происходит, если два слагаемых равны единице. И это реализуемо вентилем И.

Тогда сложение в пределах одного разряда (без учета возможной пришедшей единицы из младшего разряда) можно реализовать изображенной ниже схемой, которая называется полусумматором. У полусумматора два входа (для слагаемых) и два выхода (для суммы и переноса). На схеме изображен полусумматор, состоящий из вентилей ИСКЛЮЧАЮЩЕЕ ИЛИ и И.

Сумматор

В отличие от полусумматора сумматор учитывает перенос из предыдущего разряда, поэтому имеет не два, а три входа.

Чтобы учесть перенос приходится схему усложнять. По-сути она получается, состоящей из двух полусумматоров.

Рассмотрим один из случаев. Требуется сложить 0 и 1, а также 1 из переноса. Сначала определяем сумму текущего разряда. Судя по левой схеме ИСКЛЮЧАЮЩЕЕ ИЛИ, куда входят a и b, на выходе получаем единицу. В следующее ИСКЛЮЧАЮЩЕЕ ИЛИ уже входят две единицы. Следовательно, сумма будет равна 0.

Теперь смотрим, что происходит с переносом. В один вентиль И входят 0 и 1 (a и b). Получаем 0. Во второй вентиль (правее) заходят две единицы, что дает 1. Проход через вентиль ИЛИ нуля от первого И и единицы от второго И дает нам 1.

Проверим работу схемы простым сложением 0 + 1 + 1 = 10. Т.е. 0 остается в текущем разряде, и единица переходит в старший. Следовательно, логическая схема работает верно.

Работу данной схемы при всех возможных входных значениях можно описать следующей таблицей истинности.

Источник

Исследование и сравнение полусумматора и сумматора

Технические науки

Похожие материалы

Основной элементарной операцией, которую можно выполнять с числами в цифровых устройствах — это арифметическое сложение двух одноразрядных двоичных чисел.

АЛУ — Арифметико-логическое устройство процессора, как правило, в составе своем обязательно содержит такие элементы, как сумматоры. Такие схемы позволят, к примеру, складывать двоичные числа. Но помимо сложения они обладают есть еще множеством функций.

Арифметико-логическое устройство — это специальное комбинационное устройство в интегральном исполнении, при помощи которого можно выполнить некоторый спектр операций для обработки не одноразрядных данных, притом действие, которое выполняется в текущий момент времени, можно будет определить сочетанием сигналов на управляющих входах.

Блок арифметико-логического устройства — это основной элемент процессоров и микропроцессоров, использующийся в совокупности с регистрами и иными блоками управления.

Микросхемы арифметико-логического устройства разнообразных серий по своему функционалу похожи, в том числе и по назначению выводов.

Сумматоры относят к важным компонентам устройств цифровой обработки сигналов. Суммирование, вычитание, умножение — эти некоторые арифметические функции используют сумматор как строительный блок. Помимо этого, сумматор также зачастую может являться как основной элемент, ограничивающий быстродействие схемы. Таким образом, создание быстродействующей схемы сумматора — это одна из важных задач — к разработке и оптимизации сумматора нужно отнестись с должным вниманием. Данную оптимизацию разрешается выполнить как на уровне логических элементов, так и на уровне схемы. Чаще всего, на этапе оптимизации на уровне логики разработчики стремятся так записать булевы уравнения, чтобы схема получилась наиболее быстрой или с минимальным размером. С другой стороны, на этапе оптимизации на уровне схемы размеры транзисторов и топология схемы подбираются так, дабы получить максимальное быстродействие.

Процесс сложения будет происходить следующим образом. Предположим, нам нужно произвести сложение чисел из двоичной системы исчисления 1001 и 0011. Для начала, необходимо сложить числа младших разрядов (последние цифры): 1+1=10. Получается, что младшем разряде будет 0, а 1 — это перенос в противоположный разряд, т.е. в старший. Затем: 0 + 1 + 1(от переноса) = 10, т.е. в текущем разряде опять же записывается 0, а 1 перейдет в противоположный младшему разряд. На следующем этапе уже получается: 0 + 0 + 1(от переноса) = 1. Как итог, сумма будет равняться 1100.

Полусумматор

Теперь, не будем обращать внимание на перенос из предыдущего разряда, а будем рассматривать только то, как будет сформировываться сумма данного разряда. При условии, что нам были предоставлены два 0 и две 1, то получится, что сумма данного разряда равняется 0. Но, если же одним из двух слагаемых будет единица, то сумма равняется уже 1. Для получения таких результатов необходимо использовать вентиля «ИСКЛЮЧАЮЩЕГО ИЛИ».

Для того, чтобы перенести 1 в следующий разряд, нужно чтобы два слагаемых равнялись 1. Данная операция реализуется при помощи вентиля «И».

С помощью приведенной ниже схемы, которая именуется полусумматором, можно реализовать сложение в рамках одного разряда (не учитывая возможной пришедшей 1 из противоположного разряда). Полусумматор располагает двумя входами (для слагаемых) и двумя выходами (для суммы и переноса). На схеме, изображенной ниже, продемонстрирован полусумматор, состоящий из вентилей «ИСКЛЮЧАЮЩЕЕ ИЛИ» и «И».

Рисунок 1. Схема полусумматора.

Сумматор

Сумматор, в отличие от полусумматора, располагает тремя выходами, а не двумя, т.к. у него есть возможность учитывать перенос из прошлого разряда. Но, как минус, придется немного усложнить схему, дабы учесть перенос. Как итог, можно сказать, что она состоит из двух полусумматоров.

Рисунок 2. Схема сумматора.

Для примера разберем один из случаев. Необходимо сложить 0 и 1, а также 1 из переноса. Сперва найдем совокупность текущего разряда. Как можно заключить по левой схеме «ИСКЛЮЧАЮЩЕЕ ИЛИ», в которую будут входить a и b, на выходе получаем 1. В последующее «ИСКЛЮЧАЮЩЕЕ ИЛИ» уже входят две единицы. Следовательно, окончательный ответ будет равен 0.

Дальше рассмотрим, что будет происходить с процессом переноса. Сперва, в первый вентиль «И» приходят 0 и 1 (a и b). Как итог — 0. Во следующий вентиль (правее) приходят две 1, которые дают единицу. Проход сквозь вентиль «ИЛИ» нуля от первого «И» и единицы от второго «И» как итог дает нам 1.

Работу схемы можно проверить простым сложением 0+1+1= 10. Получается, что 0 будет оставаться в текущем разряде, а единица перейдет в противоположный. Из этого следует, что логическая схема работает правильно.

Для того, чтобы дать описание работы такой схемы с учетом всех возможных вариантов на входе, можно воспользоваться следующей таблицей истинности.

Рисунок 3. Таблица истинности для сумматора.

Список литературы

Завершение формирования электронного архива по направлению «Науки о Земле и энергетика»

Создание электронного архива по направлению «Науки о Земле и энергетика»

Электронное периодическое издание зарегистрировано в Федеральной службе по надзору в сфере связи, информационных технологий и массовых коммуникаций (Роскомнадзор), свидетельство о регистрации СМИ — ЭЛ № ФС77-41429 от 23.07.2010 г.

Соучредители СМИ: Долганов А.А., Майоров Е.В.

Источник

Сумматоры. Полусумматоры и полные сумматоры. Параллельный сумматор с параллельным переносом. Сумматор-вычитатель

Страницы работы

Содержание работы

Комбинационный сумматор – это цифровое устройство, предназначенное для арифметического сложения чисел, представленных в виде двоичных кодов.

Обычно сумматор представляет собой комбинацию одноразрядных сумматоров. При сложении двух чисел в каждом разряде производится сложение трех цифр: цифры первого слагаемого A_i, цифры второго слагаемого B_i и цифры переноса из младшего разряда P_i-1. В результате суммирования на выходных шинах получается сумма S _i и перенос в старший разряд P _i.

Сумматоры с поразрядным переносом выпускаются в виде микросхем на 2 и 4 разряда. Например, К561ИМ1 – сумматор на 4 разряда. Для увеличения разрядности до 8 необходимо взять две микросхемы и соединить их последовательно по цепи переноса.

Сумматор с поразрядным последовательным переносом наиболее прост с точки зрения схемной реализации, однако имеет низкое быстродействие. Время выполнения операции зависит от разрядности так как включает в себя затраты времени на вычисление во всех более младших разрядах и выполнение в них переносов.

Для повышения быстродействия используются сумматоры с параллельным переносом.

По числу входов различают: полусумматоры, полные сумматоры.

Полусумматор (Half Summator) складывает два числа самого младшего разряда A, B без учета переноса. Результат сложения S и перенос в старший разряд P (рис.1) значения, которых представлены в таблице истинности (табл.1).

Рис. 1 Обозначение одноразрядного полусумматора, (а),

и его функциональная схема, (б).

Таблица истинности полусумматора Таблица 1

Из таблицы 1 следует, что, если A = 1 и B = 1, то происходит переполнение разряда S = 0 и вырабатывается сигнал переноса в старший разряд P = 1.

Вывод: максимальное значение результата сложения на полусумматоре с учетом переноса равно: A₀ + B₀ = 1₂+1₂ = 10₂ = 2₁₀, где P₀ = 1, S₀ = 0.

Аналитические выражения выходных сигналов:

Одноразрядный полный сумматор (Summator) имеет три входа: для разряда слагаемого A_n, разряда слагаемого B_n и входного сигнала переноса из младшего разряда P_n-1.

Результат сложения S_n и перенос в старший разряд P_n (рис. 3.2) значения, которых представлены в таблице истинности (табл. 2).

Рис. 2 Обозначение одноразрядного полного сумматора, (а),

и его функциональная схема на полусумматорах, (б).

Вместо элемента 2ИЛИ можно использовать третий полусумматор, у которого S = P _n.

Таблица истинности одноразрядного полного сумматора Таблица 2

Вывод: сложение в двоичной системе производится с учетом переноса из младшего разряда аналогично «сложению в столбик» в десятичной системе. При этом максимальное значение результата сложения в одном разряде с учетом переносов равно: A_n + B_n + P_n—1 = 1₂+1₂+1₂ = 11₂ = 3₁₀, где P_n = 1, S_n = 1.

Как видно из карт Карно, функция результата не минимизируется, а функция переноса упрощается (табл. 3), что сделано также в аналитическом виде и реализовано на логических элементах (рис. 3).

Из таблицы истинности следуют выражения для сигналов:

Карта Карно для Sn Карта Карно для Pn Таблица 3

0

1

Рис. 3 Принципиальная схема одноразрядного полного сумматора

на элементах И, ИЛИ, НЕ: получение суммы (а), и переноса, (б).

Параллельный многоразрядный сумматор состоит из n одноразрядных сумматоров (рис. 4). Входные сигналы подаются на одноразрядные сумматоры одновременно. Если появляются сигналы переноса, то они поступают в старший разряд.

Вывод: пока не состоится сложение в младшем разряде и не определится значение переноса не может быть определена сумма в разряде более старшем.

Максимальное значение результата сложения с учетом переносов: P_n, S_n = 11₂ = 3₁₀.

Рис. 4 Параллельный многоразрядный сумматор

При использовании обратного кода перенос из самого старшего разряда подается на вход переноса самого младшего разряда. В остальных случаях на вход самого младшего разряда подается логический ноль.

Сумматоры с поразрядным переносом выпускаются в виде микросхем на 2 и 4 разряда. Например, К561ИМ1 – сумматор на 4 разряда. Для увеличения разрядности до 8 необходимо взять две микросхемы и соединить их последовательно по цепи переноса.

Сумматор с поразрядным последовательным переносом наиболее прост с точки зрения схемной реализации.

Быстродействие данного сумматора ограничено временем, за которое сигнал переноса последовательно распространяется через все разряды сумматора.

Этот недостаток отсутствует у параллельных сумматоров с параллельным переносом.

Параллельный сумматор с параллельным переносом

В данных устройствах сигнал переноса формируется с одновременным (параллельным) учетом всех переносов в младших разрядах, по отношению к рассматриваемому разряду.

Для построения сумматора с параллельным переносом используются две вспомогательные функции.

Функция генерации (порождения переноса) – принимает единичное значение, если перенос на выходе данного разряда появляется независимо от наличия или отсутствия входного переноса:

Функция прозрачности (транзита переноса) – принимает единичное значение, если перенос на выходе данного разряда появляется только при наличии входного переноса. Это следует из выражения (3.1):

Тогда перенос на выходе младшего разряда:

что, с учетом выражений для дополнительных функций, соответствует зависимости для определения переноса одноразрядного сумматора (1).

На выходе следующего разряда, согласно (1, 2):

Источник

Сумматоры: определения, классификация, уравнения, структуры и применение

Основной элементарной операцией, выполняемой над кодами чисел в цифровых устройствах, является арифметическое сложение.

Сумматор — логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.

Сумматоры классифицируют по различным признакам.

Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединённых цепями переноса. Однако такая схема сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-ом разряде производится лишь после того, как поступит сигнал переноса с (i-1)-го разряда.Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса. Уменьшение этого времени — основная задача при построении параллельных сумматоров.

Для уменьшения времени распространения сигнала переноса применяют: конструктивные решения, когда используют в цепи переноса наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных ёмкостных составляющих нагрузки и (наиболее часто) структурные методы ускорения прохождения сигнала переноса.

Сумматоры, которые имеют постоянное время, отводимое для суммирования, независимое от значений слагаемых, называют синхронными.

Последние две структуры строятся либо на счётных триггерах (сейчас практически не используются), либо по структуре “комбинационный сумматор – регистр хранения” (сейчас наиболее употребляемая схема).

Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент “сумма по модулю 2” и элемент “исключающее ИЛИ”. Схема (рис. 1) имеет два входа а и b для двух слагаемых и один выход S для суммы. Работу её отражает таблица истинности 1 (табл. 1), а соответствующее уравнение имеет вид

Рис. 1

Таблица 1

Данный элемент выпускается в виде интегральных схем (ИС) типа ЛП5 (серии 133, 155, 530, 531, 533, 555, 1531, 1533); ЛП12 (555); ЛП107 (100, 500, 1500); ЛП2 (561, 564); ЛП14 (1561) и т. п.

Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение (1):

Схемы, полученные по уравнениям (2)–(4), приведены на рис. 2.

Рис. 2

Полусумматор (рис. 3) имеет два входа a и b для двух слагаемых и два выхода: S — сумма, P — перенос. Обозначением полусумматора служат буквы HS (half sum — полусумма). Работу его отражает таблица истинности 2 (табл. 2), а соответствующие уравнения имеют вид:

Рис. 3

Таблица 2

Из уравнений (5) следует, что для реализации полусумматора требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль И (рис. 3б).

Полный одноразрядный двоичный сумматор

Он (рис. 4) имеет три входа: a, b — для двух слагаемых и p — для переноса из предыдущего (более младшего) разряда и два выхода: S — сумма, P — перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM. Работу его отражает таблица истинности 3 (табл. 3).

Рис. 4

Таблица 3

№ наб.	a	b	p	P	S
0	0	0	0	0	0
1	0	0	1	0	1
2	0	1	0	0	1
3	0	1	1	1	0
4	1	0	0	0	1
5	1	0	1	1	0
6	1	1	0	1	0
7	1	1	1	1	1

Уравнения, описывающие работу полного двоичного сумматора, представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид:

Уравнение для переноса может быть минимизировано:

P = ab + ap + bp. (7)

При практическом проектированиии сумматора уравнения (6) и (7) могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и др.) и удовлетворяющему предъявляемым к сумматору требованиям по быстродействию.

Например, преобразуем уравнения (6) следующим образом:

Из выражений (8) следует, что полный двоичный сумматор может быть реализован на двух полусумматорах и одном двухвходовом элементе ИЛИ. Соответствующая схема приведена на рис. 5.

Рис. 5

Из выражения (8) для S также следует:

S = a Е b Е p. (9)

Примечание. Так как операция Е в выражении (9) коммутативна (переменные можно менять местами), то следует, что три входа полного двоичного сумматора абсолютно равноправны и на любой из них можно подавать любую входную переменную. Это полезно помнить, разводя печатные платы, на которых установлены ИС сумматоров.

Источник

Микроэлектронные функциональные цифровые узлы комбинационного типа

Интегральные логические элементы являются основой для построения цифровых устройств, выполняющих более сложные операции и относящихся к классу комбинационных устройств.

Основные из них: дешифраторы и шифраторы; мультиплексоры и демультиплексоры; двоичные сумматоры; цифровые компараторы и мажоритарные элементы; преобразователи кодов и др.

По характеру действия сумматоры подразделяются на комбинационные, не имеющие элементов памяти, и накапливающие – запоминающие результаты вычислений при снятии входных сигналов.

В дальнейшем будут рассматриваться только комбинационные сумматоры, на основе которых выполняется большинство суммирующих ИС.

Eго таблица истинности и логическое уравнение имеют вид:

Название “по модулю два” этот сумматор получил потому, что y соответствует значению младшего разряда при суммировании одноразрядных двоичных чисел A и B. Построим в базисе И–НЕ схему сумматора по модулю два (рис. 21)

Рис. 21. Реализация сумматора по модулю два:

а – принципиальная схема; б – функциональная схема

Таблица истинности полусумматора и его логические уравнения имеют вид:

Реализация полусумматора в базисе И–НЕ представлена на рис. 22

Рис. 22. Схема полусумматора:

а – реализация в базисе И–НЕ ; б – условное обозначение

Условное обозначение полусумматора на схемах – HS (halfsum – полусумма), а полного сумматора – SM.

Полный сумматор можно построить из двух полусумматоров (рис. 23), отсюда и название – полусумматор, используя следующие логические уравнения

Рис. 23. Полный сумматор

На основе полного сумматора можно построить суммирующие устройства параллельного или последовательного действия для сложения многоразрядных двоичных чисел.

В цифровой схемотехнике операцию вычитания обычно заменяют сложением уменьшаемого с вычитаемым, представленным в дополнительном коде, поэтому вычитатели могут быть выполнены на основе сумматоров.

Дешифраторы, шифраторы, преобразователи кодов

Таблица истинности полного дешифратора на три входа имеет вид (табл.4):

Логические функции выходов дешифратора:

По способу реализации дешифраторы могут быть линейные, прямоугольные и пирамидальные.

Более совершенными являются пирамидальные дешифраторы, относящиеся к многоступенчатым структурам и содержащие ряд логических элементов для выделения общих частей функций.

В ниже следующей таблице дана сравнительная оценка линейных, пирамидальных и прямоугольных дешифраторов по аппаратным затратам N ЛЭ в пересчете на 2-входные ЛЭ для m-разрядного входного кода (табл. 5).

Как видно из таблицы 5, преимущества многоступенчатых дешифраторов заметно нарастают с увеличением m. В специализированных ИС тем не менее предпочтение часто отдают более простым линейным (одноступенчатым) дешифраторам, обладающим к тому же повышенным быстродействием.

Для шифратора на четыре входа и два выхода, например, логические уравнения в ДНФ, полученные из таблицы, будут следующими:

Наибольшее применение шифраторы находят в цифровых устройствах ввода информации с пультов управления для преобразования десятичных чисел в двоичный код. При нажатии на клавишу на один их входов шифратора подается логическая единица (на остальные – логические нули), на выходе формируется соответствующий двоичный код.

Условное обозначение дешифратора и шифратора приведено на рис. 24:

Рис. 24. Условное обозначение:

а – дешифратор; б – шифратор

Задача преобразования кодов возникает прежде всего в связи с необходимостью сведения цифровых устройств с разнообразными способами кодирования в единую систему.

Для преобразования параллельных двоичных кодов можно построить достаточно простые преобразователи на комбинационных логических схемах. Однако на практике это часто осуществляется алгоритмическим путем, используя запоминающие устройства.

Структура демультиплексора имеет вид (рис. 25):

Рис.25. Структура демультиплексора

Демультиплексоры по своей логике работы близки к дешифраторам. Если на вход x подать логическую единицу, то показанный на рис. 25 демультиплексор превращается в дешифратор. Поэтому некоторые промышленно выпускаемые дешифраторы могут выполнять функции демультиплексоров.

Рис. 26. Условное обозначение мультиплексора

Если мультиплексор имеет n-разрядный управляющий сигнал, то количество коммутируемых входов – 2 n (рис. 26).

В общем случае компаратор параллельных кодов двух m-разрядных двоичных чисел представляет собой комбинационную схему с 2m входами и тремя выходами (“равно”, “больше”, “меньше”). При поступлении на входы кодов двух сравниваемых чисел сигнал логической единицы появляется только на одном из выходов. В некоторых случаях компаратор может иметь менее трех выходов.

Реализация такого компаратора в базисе И–НЕ приводит к следующей схеме (рис. 27):

Рис. 27. Одноразрядный компаратор двоичных чисел

Источник

Adblock
detector